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器件型号：AFE5809 大家好、
我对 AFE5809还有另一个问题、即我应该连接到 FPGA 的最小 LVDS 输出通道。
AFE5809具有8个通道和8个 LVDS 输出通道、从数据表的表13中、我们只能为每个解调器输出使用2个 LVDS 输出通道、即每个 AFE 使用4个 LVDS 输出通道。
而 LVDS_OUTPUT 比率_2X 寄存器的容差如下：
输出数据始终使用 DDR 格式、在正边沿和负边沿上具有有效/不同的位
LVDS 位时钟 DCLK 的输出。 ×率默认设置为1 μ s (LVDS_OUTPUT RATE _2X = 0)、其中
每个 ADC 都有一个与其关联的 LVDS 流。 如果采样率足够低、两个 ADC 可以共享一个
LVDS 流、从而降低专用于接口的功耗。 将会出现未使用的输出
输出零。 为了避免这些输出的消耗、不应将终端连接到它们。 。
使用的输出对上的分配通过以下方式完成：
•通道1和通道2出现在通道3上。 通道1首先输出。
•通道3和通道4出现在通道4上。 通道3首先输出。
•通道5和通道6在通道5上输出。 首先输出通道5。
•通道7和通道8出现在通道6上。 通道7首先输出。
我是否可以通过某种方式利用这两个特性、以便只能使用2个 LVDS 输出通道(3号和5号)输出全部8个去耦数字信号？
非常感谢！
