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器件型号：AFE5809 抽取确实会将有效数据速率(丢弃实际样本并替换为零)降低等于抽取因子 M=16的因子、而 FCLK 和 DCLK 保持与抽取前相同。 如果可以根据抽取因子降低输出时钟速率、工程师会更友好吗？
例如、在声纳字段中、感兴趣的信号频率始终低于400kHz、但 AFE5809具有20MSPS 的最低采样率、这意味着14位 ADC 的 DCLK 频率为140MHz。 对具有100个通道(对于某些成像声纳而言非常常见)的 PCB 板进行成像、并且板上将有100条高频迹线、这可能给硬件工程师带来巨大的挑战。
如果 可以根据抽取因子 M 降低输出时钟速率、则寿命可能更长。 对于20的 M、实际输出数据速率为1MSPS。 考虑到解调级输出为16位 I 通道和 Q 通道、每个采样将具有32位、因此输出位时钟频率可能仅为16MHz (DDR)。
