工具与软件：
您好！
使用 Webench 为 LM70880-Q1生成稳定设计时遇到问题。 我的规格为：
Webench 始终未能产生具有足够相位裕度的设计。 我怀疑工具或器件型号存在潜在问题。 TI 应用工程师能否对此进行回顾？
谢谢你。
你(Ben)好
今天早些时候,我做了完全相同的事情,并下载了最新的模型。 这一次我能够开始仿真、但奇怪的是、即使是示例测试台也会出现收敛问题-我自己的电路也会发生同样的情况...
我想知道问题出在测试台、LM70880模型还是 PSpice 设置中。 您是否可以尝试在您的终端上重新运行测试台？
-Lasse
**** 03/28/25 19:04:33 **** PSpice 23.1.0 (30 January 2024) *** ID# 0 ********
** Profile: "LM70XX0-Q1 Test Bench-transient" [ C:\Users\ljarvela\Downloads\snvmcd7a\LM70XX0-Q1_PSpice_TRANS\lm70xx0-q1_trans-PSpic
**** CIRCUIT DESCRIPTION
******************************************************************************
** Creating circuit file "transient.cir"
** WARNING: THIS AUTOMATICALLY GENERATED FILE MAY BE OVERWRITTEN BY SUBSEQUENT SIMULATIONS
*Libraries:
* Profile Libraries :
* Local Libraries :
.LIB "../../../lm70xx0-q1.lib"
* From [PSPICE NETLIST] section of C:\cds_spb_home\cdssetup\OrCAD_PSpiceTIPSpice_Install\23.1.0\PSpice.ini file:
.lib "nom_pspti.lib"
.lib "nom.lib"
*Analysis directives:
.TRAN 0 3m 0
.OPTIONS ADVCONV
.OPTIONS FILEMODELSEARCH
.PROBE64 V(alias(*)) I(alias(*)) W(alias(*)) D(alias(*)) NOISE(alias(*))
.INC "..\LM70XX0-Q1 Test Bench.net"
**** INCLUDING "LM70XX0-Q1 Test Bench.net" ****
* source LM70XX0-Q1_TRANS
R_R12 VDDA N16778820 100k TC=0,0
R_Rload VOUT 0 {VOUT/IOUT} TC=0,0
L_L1 SW ISNS+ 3.3u IC=0
C_C1 N16775823 SW 200n IC=0 TC=0,0
R_R7 VDDA N16776207 100k TC=0,0
C_C2 VOUT 0 47u IC=0 TC=0,0
C_C16 VOUT 0 47u IC=0 TC=0,0
R_R1 0 N16778984 54.9k TC=0,0
C_C3 VCC 0 4.7u IC=0 TC=0,0
R_R3 ISNS+ VOUT 4m TC=0,0
C_C15 VOUT 0 47u IC=0 TC=0,0
C_C17 VOUT 0 47u IC=0 TC=0,0
V_V1 VIN 0 {VIN}
R_R20 VDDA FB 24.9k TC=0,0
X_U1 N16776207 N16778820 SW 0 CNFG 0 VDDA VCC VIN N16775823 VIN
+ N16778984 VOUT FB VDDA ISNS+ LM70XX0-Q1
.PARAM vin=12 iout=8 steady_state=0 vout=5
**** RESUMING transient.cir ****
.END
**** 03/28/25 19:04:33 **** PSpice 23.1.0 (30 January 2024) *** ID# 0 ********
** Profile: "LM70XX0-Q1 Test Bench-transient" [ C:\Users\ljarvela\Downloads\snvmcd7a\LM70XX0-Q1_PSpice_TRANS\lm70xx0-q1_trans-PSpic
**** INITIAL TRANSIENT SOLUTION TEMPERATURE = 27.000 DEG C
******************************************************************************
NODE VOLTAGE NODE VOLTAGE NODE VOLTAGE NODE VOLTAGE
( FB) 339.9E-06 ( SW) 5.7140 ( VCC) 339.9E-06 ( VIN) 12.0000
( VDDA) 339.9E-06 ( VOUT) 2.855E-12 (ISNS+) 25.71E-12 (N16775823) 5.7140
(N16776207) 135.9E-09 (N16778820) 341.0E-06
(N16778984) .5000 (X_U1.U5_N16779405) 1.0000
VOLTAGE SOURCE CURRENTS
NAME CURRENT
V_V1 9.937E-06
TOTAL POWER DISSIPATION -1.19E-04 WATTS
Reducing minimum delta to make the circuit converge.
Reducing minimum delta to make the circuit converge.
Reducing minimum delta to make the circuit converge.
Reducing minimum delta to make the circuit converge.
ERROR(ORPSIM-15138): Convergence problem in Transient Analysis at Time = 1.313E-03.
Time step = 359.1E-21, minimum allowable step size = 1.000E-18
These supply currents failed to converge:
I(X_U1.E_U14_ABM6) = 174.62pA \ 181.90pA
I(X_U1.E_U7_E2) = -1.907uA \ 5.026pA
I(V_V1) = 7.285uA \ 12.44uA
Last node voltages tried were:
NODE VOLTAGE NODE VOLTAGE NODE VOLTAGE NODE VOLTAGE
( FB) 4.5997 ( SW) -.0370 ( VCC) 4.6000 ( VIN) 12.0000
( VDDA) 4.5997 ( VOUT) 1.9583 (ISNS+) 1.9731 (N16775823) 4.7134
(N16776207) .0018 (N16778820) 4.5997
(N16778984) .5000 (X_U1.U5_N16779405)-453.7E-24
**** Interrupt ****
尊敬的 Lasse：
我看不到任何问题从我的终端 请参阅以下内容：
本