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[参考译文] AFE7950EVM：AFE7950EVM+ZCU102

admin
Guru**** 2330830 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/tools/simulation-hardware-system-design-tools-group/sim-hw-system-design/f/simulation-hardware-system-design-tools-forum/1508595/afe7950evm-afe7950evm-zcu102

器件型号：AFE7950EVM

工具/软件：

你好

我 使用连接到 Xilinx ZCU102 开发板的 AFE7950EVM 成功实现了“TI ZCU102 8b10b“工程 ZCU102_AFE79xx_8b10b_10Gbps。

我的设置如下：
FRef     = 245.76
FadcRx = 2457.6
FadcFb = 2457.6
Fdac     = 2457.6*4.

LMFSHd = 24410
K        = 16

LvdsSync= False
fpgaRefClk   = 245.76

我修改了一些 IP 来更改 MGT 参考时钟（如 GT 和 PLL）、正确更改了 jesd_link_params.vh 文件和 constraints.xdc 文件。

我遵循 TI204c-Setup.docx：

  1. 打开 ZCU102 的电源
  2. 打开 AFE7950EVM 的电源
  3. 打开 Latte
  4. 运行 setup.py
  5. 运行 devInit.py
  6. 运行 ConfigLmk.py
  7. 对 FPGA 进行编程
  8. 释放 MASTER_RESET_n -> 1
  9. 释放 TX_RESET -> 0
  10. 运行 ConfigAfe.py
  11. 释放 RX_RESET -> 0

我看到 qpll0 锁定在硬件管理器 VIO1 上、但在 Latte 工具上、我看到 RX 链路存在问题。

我已经在 jesd_link_params.vh 中为 JESD 进行了正确的设置。

`UNDEF LANE_ADC_TO_GT_MAP
`define LANE_ADC_TO_GT_MAP｛5、4、6、7、3、0、2、1｝

`UNDEF LANE_DAC_TO_GT_MAP
`d微调 LANE_DAC_TO_GT_MAP｛4、5、6、7、3、0、2、1｝

这可能是什么问题？

  • 0
    TI__Guru**** 2330830 points
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    尊敬的 Paolo：

    只是为了确认 CMOS SYNC 信号的 GPIO 引脚设置是否正确以匹配 ZCU102 引脚？  

    在示例参考设计中、脚本具有以下 GPIO 映射、以便使用 ZCU102 上的正确引脚。 您能否确认您的 AFE 脚本具有相同的设置？  

    此致、

    David Chaparro  

  • 0
    TI__Guru**** 2330830 points
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    您好、David

    是的、我可以确认。

  • 0
    TI__Guru**** 2330830 points
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    抱歉 David、我现在只看到 H7 GPIO 的差异、我会尝试一下。

  • 0
    TI__Guru**** 2330830 points
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    您好、David

    我更改了 GPIO、但现在遇到了其他问题：

  • 0
    TI__Guru**** 2330830 points
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    有什么建议吗？

  • 0
    TI__Guru**** 2330830 points
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    尊敬的 Paolo：

    在 JESD 头文件中、通道数是否从“8"更新“更新为“4"，“，以及、以及是否更新了 JESD 参数以匹配新的 LMFS“48410"？“？ 另请注意、FPGA 时钟应设置为 LaneRate/80。 如果需要更多详细信息、TI204c-IP 用户指南时钟部分提供了有关时钟要求的更多信息。  

    此致、

    David Chaparro  

  • 0
    TI__Guru**** 2330830 points
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    您好、David

    我的 LMFS 是 24410、您为什么要 sayd 48410？

    我使用具有 64 位通道数据宽度的 ZCU102_AFE79xx_8b10b_10Gbps 参考工程。
    我尝试设置为 32、但存在很多有关 ILA 和通道信号发生器的错误。
    我修改了它、但在位流生成中仍然存在错误。

    为什么无法为 JESD 设置 32 位、请检查一下。

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    TI__Guru**** 2330830 points
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    尊敬的 Paolo：

    使用 32 位通道数据宽度是否有特定原因？ 我们建议使用 64 位、并验证一切是否正常。  

    我之所以提到 LMFS 是 48410、是因为 AFE79xx 总共有 4 个发送 (DAC/Tx)、4 个接收 (ADC/ADC Rx) 和 2 个反馈 (ADC/FB) 通道、即 4T4R2F。 但是、AFE79xx 设计为器件内的两个子芯片 (2T2R1F)。 因此、Latte 中给出的参数对应于每个子芯片。

    例如、如果您将两个子芯片设置为“24410"，“，那么、那么 FPGA 应配置的整体 LMFS（当 4T4R 启用时）为“48410"。“。  

    此致、

    David Chaparro  

  • 0
    TI__Guru**** 2330830 points
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    您好、David

    我认为可以修改它、因为它是一个定义。
    如果我使用 64 位、无法实现 245.76MHz 的 FPGA 时钟的目标、是正确的吗？

    我的目标如下：
    FRef     = 245.76
    FadcRx = 2457.6
    FadcFb = 2457.6
    Fdac     = 2457.6*4.
    LMFSHd = 24410
    K        = 16
    LvdsSync= False
    fpgaRefClk   = 245.76

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    TI__Guru**** 2330830 points
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    您好、David：

    Cam、请您给我一个答案。

    谢谢

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    TI__Guru**** 2330830 points
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    尊敬的 Paolo：

    我不确定 FPGA 时钟的要求、因为我看不到您的通道速率或抽取/内插因子、但 FPGA 时钟对于 32 位通道数据宽度通常为 LaneRate/40、对于 64 位通道数据宽度通常为 LaneRate/80。

    使用 64 位宽度会简化时序限制、因为所需的时钟较慢。

    此致、

    David Chaparro