Other Parts Discussed in Thread: AM6421, TMDS64EVM
器件型号： AM6421
Thread 中讨论的其他器件： TMDS64EVM
尊敬的 TI 团队：
本帖子是我们之前关于 GPMC 多 CS 配置的软件查询的后续内容、TI 工程师 Anil 先生建议我们提出单独的主题以获取硬件设计指导：
总结该主题中的问题点：
我们尚未测试此模式、我建议针对 GPMC 的特定用例提交新的 e2e、以便硬件专家能够提供适当的硬件设计建议。
信号完整性问题仍然存在：共享 GPMC_A[n：0]、GPMC_D[15：0]、GPMC_OE、GPMC_WE 和 GPMC_BE 线路的多个器件会增加容性负载。
我们的硬件配置
将以下器件连接到 GPMC 总线的定制电路板：
1. FPGA—Microsemi Igloo2 M2GL090-FG676
- CS0 和 CS2
-非多路复用 16 位或异步
- 3.3V I/O
2. nV_SRAM—Cypress CY14B116N-ZSP25XI (1M× 16 位、25ns)
- CS3
-非多路复用 16 位异步 SRAM
- 3.3V I/O
在全部三条 CS 线路上共享信号：
- GPMC_A[21：0]- 22 个地址行
- GPMC_D[15：0]- 16 位数据总线
- GPMC_OE、GPMC_WE、GPMC_BE0、GPMC_BE1
硬件问题：
Q1 — 共享 GPMC 总线的 PCB 布局建议
我们希望从信号完整性的角度了解电路板启动过程中需要注意的事项：
-是否有特定的信号组（例如 GPMC_OE、GPMC_WE）更容易受到电容负载问题的影响、并且应该优先进行示波器验证？
-异步或非模式下 GPMC 地址和数据线路的可接受信号上升/下降时间限制是多少?
-在异步模式下,每个设备的存根长度是否有问题,如果是,什么是可接受的存根长度?
Q2 — 用于多 CS 验证的建议启动序列
由于 TI 的 EVM 仅验证 CS0、因此我们希望在同时启用全部三个寄存器之前建立安全的启动序列来独立验证 CS2 和 CS3：
-多 CS GPMC 配置是否有建议的启动和验证序列?
- AM6421 上是否有任何特定的 GPMC 诊断寄存器或环回测试模式可以帮助在启动期间隔离每 CS 信号完整性问题？
感谢您的支持。 请务必告诉我们、我们需要做些什么才能开始这项工作。
此致、
Harshith
Phytec
