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器件型号：PSpice for TI 使用 PSpice for TI 仿真工具时、我注意到瞬态仿真中的行为不一致。 我已经尝试创建一个尽可能简单的电路来演示这种不一致的行为。 下图显示了电路原理图和设计高速缓存的初始状态。 我使用建模应用创建了电压源。 任何电容器上都没有初始条件。
开关 S3和 S2是相同的。 其参数如下图所示。
V20是使用建模应用创建的 PWL 电压源。 其参数如下图所示。
V11也是使用建模应用创建的 PWL 电压源。 其参数如下图所示。
瞬态仿真的仿真曲线如下图所示。
当我运行仿真时、我获得了下图中显示的结果。 请注意、3.2us 下的测量电压为-140.11889uV。
然后、我 从原理图中剪掉一部分电路、清理了设计缓存、并将该部分电路粘贴回原理图中。 这样做会更改设计缓存中组件的顺序。 我重复此操作、直到我观察到来自仿真的不同结果。 下图显示了设计缓存的(相同)电路原理图和(不同)最终状态。
当我运行仿真时、我获得了下图中显示的结果。 请注意、3.2us 下的测量电压为-140.17834uV。
因此、对于两个原理图相同的仿真、3.2us 下的测量电压不同。 虽然在本示例中、测量值之间的差值大约为几十 nV、但我之前在最初观察到不一致行为的示例中观察到、测量值之间的差值大约为几百 nV。 最初的示例包括运算放大器和一些可能加剧不一致性的初始条件。
我还观察到其他可能产生不一致行为的行为。 虽然我选择在刷新设计缓存的同时剪切和粘贴电路的某些部分、但我也注意到以下情况可能会产生不一致的行为：
- 使用从建模应用程序创建的电压源替换从"Place (位置)"菜单创建的电压源、反之亦然、同时刷新设计缓存
- 从原理图中删除一个 PWL 电压源并将其替换为相同的 PWL 电压源、同时刷新设计缓存
这种不一致行为的原因可能是什么？ 是否有办法控制/减少/消除这种不一致的行为？
