[参考译文] WEBENCH®︎工具/UCC28C43-EP：反激式设计电路评估

您好 Leela、

我认为问题可能在于反馈路径。 您发布的原理图分辨率较低、因此难以读取参考符号和元件值、但其中一些似乎足够清晰、可以进行讨论。

您的反馈环路似乎有2个补偿块、一个在 TL431稳压器上、一个在 UCC28C43 COMP 引脚上。 但这些值是相同的、因此我怀疑它们只是占位符。 UCC28C43-EP 数据表中没有任何应用信息、但 UCC28C43数据表中没有。 我建议您将反馈网络(从 TL431到 COMP 输入)重新排列为与 UCC28C43数据表(非 EP 版本)图31 (第24页)中所示相似的网络。

2.然后使用该数据表的应用部分来 a.验证功率级组件值设计、和 b.按照环路补偿过程计算适合您的电路的值。 UCC28C43数据表中的示例适用于单输出48W 设计、但应使用适用于项目的输入参数遵循相同的过程。 在多输出设计中、通常直接调节一个输出(在本例中为+15V 输出)、而其他输出的功率级别以调节输出为基准。 每个输出的电容通过匝数比的平方转换为稳压输出。

与光耦合器光电二极管串联的电阻器不清楚它是470欧姆还是47k 欧姆、但470欧姆太低、47k 欧姆对于光电晶体管需要处理的电流来说太高。 设计过程应产生适当的值。

在现有布局中、光耦合器的发射极馈入电阻分压器、从而导致 FB_A 上的电压不能超过 VREF/2、即使光晶体管的饱和电压= 0也是如此。 因此、FB 引脚上的电压始终小于2.5V 的内部基准电压、这将始终将 COMP 驱动至其最大值、并在任何线路和负载条件下驱动全占空比。 这将导致输出过压、除非 OV 保护电路被激活。 我猜这是另一个光耦合器 U21在次级侧 LPS_OK_DSP 信号被驱动为高电平时所做的、并在 COMP 上下拉、这可能是由于输出 OV 检测所致？ 因此、系统会定期出现"断续"、或循环打开和关闭、而无需稳态调节。 我建议移除 R172 (分压器的底部)、以使 FB_A 上升至2.5V 以上、然后 COMP 可在 U21的帮助下变为低电平。

5、CS 输入端的滤波电容似乎为1000pF、串联电阻 R150 (？) 看起来像1K 或其他东西。 这会给 CS 信号增加1us 的延时时间、从而导致每个开关周期的峰值电流更高。 这使得反馈环路更难响应负载瞬态并降低稳定性、因为延迟会增加环路响应不必要的相移。
我建议将 CS 电容器降低至100pF 以启动。 在原型调试期间、您可以将总 RC 产品优化为仅在必要时尽可能大以抑制 CS 可能产生的噪声、但不能超过避免增加显著延迟和相移所需的值。

我希望这有助于您在设计上取得进展。

此致、
Ulrich