[参考译文] TINA/Spice/TPS53667：仿真误差和模型上的额外引脚

你(们)好
该模型中未实施串行 VID 协议。 但是、以下寄存器可使用并行进行编程
使用8位数据和时钟。 命令数据位在时钟 CLK 的下降沿被采样。
CMDDATA[7：0]和 CLK 引脚特定于模型、不是 IC 的一部分。 支持以下命令：
CLK 要求最小导通脉冲宽度为100ns、最小关断脉冲宽度为100ns。 。
CMDATA 和 CLK 引脚的电压由激励输入指定。 的逻辑阈值
CMDATA[7：0]和 CLK 引脚为0.5V。 这些寄存器是只写的、不能被读取。
您可以看到一个示例、说明如何在 PSPICE 模型的应用原理图设置中动态更改输出。
谢谢
Ranjani