[参考译文] PLLatinum Sim 工具问题：链器件

PLLatinum Sim 支持此功能、前提是您一次为每一级建模。

1. 首先仿真链中的第一个器件。 使用 Fout =链中下一级的输入来配置输出-这对于确保在指定载波频率下准确表示下一级的输入相位噪声至关重要。
2. 当符合要求时、导出总相位噪声轨迹。
   
3. 现在、在 PLLatinum Sim 中选择下一个器件。 将器件配置为使用 Fosc =上一个输出的频率-这对于确保上一步的噪声轨迹不会按频率放大或缩小至关重要。
4. 然后、在相位噪声选项卡(中级或高级功能级别)上的输入源(OSC)噪声单选按钮中、选择"Load Data"。 导入您刚才保存的迹线。
   
5. 在整个链条中重复1-4。

作为完整的示例、以下是 LMK04832噪声的完整建模：使用我在桌面上某处发现的19.2MHz OCXO 布线作为参考源、使用 PLL1中的122.88MHz VCXO 和 PLL2中的491.52MHz 输出。

输入跟踪(PLL、VCO、分配路径噪声禁用；环路滤波器设置为无限带宽；Fout = Fvco = Fpd = Fosc = 19.2MHz)：

采用122.88MHz VCXO 时的 PLL1迹线：

将导出的 PLL1输出馈入 PLL2 OSC 负载数据的 PLL2跟踪：