[参考译文] SN74CBT3245A：为电平转换应用设置 VCC

Nick、

让我尝试并重新表述您的问题、以确保我正确理解。  您想知道 FET 开关 VT 阈值的变化、该变化会导致输出信号相对于输入信号发生削波。  例如、VT 的统计分布是制造过程的结果。  

我需要咨询我们的设计团队、因为我认为信息是 TI 专有 芯片处理的商业秘密。  我将告诉您我们是否可以共享这些信息。

您为什么需要知道系统中的这些信息？  也许我们可以帮助您找到一个不同的参数 、以便我们可以共享信息。

谢谢、

Adam  

尊敬的 Adam：

在我们的设置测试中、我们看到当 Vcc 大约为4.2V 时、A I/O 引脚上的电压达到3.3V、FET 关闭。 此时、B 侧将其余部分上拉至5V (通过电阻器上拉至5V 时)、而 A I/O 引脚保持在3.3V。 我们的 A 侧不能超过3.3V、因此我们希望在所有条件下都能保证在3.3V 时达到最大输出电压。 因此、想知道使用的所有器件上的 Vcc 是否在4.2V 左右将使一侧不会超过3.3V。

谢谢、
Nick

Nick、

SN74CBTXXXX 器件是无源 NMOS FET 开关、信号路径 A/B 引脚上的电压将由 IC 周围的系统决定、因为它没有任何拉电流或灌电流能力。 您是否在开关周围有系统的原理图或图？


在 Vcc 设置为4.2V 且信号路径导通的情况下、 如果您在 A 侧或 B 侧放置了5V 电压、则会注意到信号路径的另一侧不会将电压提高到5V、而是由于 Vtidts <Vgs discussed above. 而导致电压大约为3.3V 如果信号路径未导通、它将为高阻态、只有几个微安电流能够从信号路径的一侧泄漏到另一侧。

谢谢、
Adam

尊敬的 Adam：

是的、我认为这正是我们想要的。 这是一个原理图、我希望它可读。 理想情况下、当 Vcc = 4.2V 时、我们将有 A=B、直至 A 达到大约3.3V、此时 FET 有效关闭、B 引脚应将剩余部分拉至5V、而 A 保持在3.3V (不能具有高于3.4V 的电压、否则可能会损坏 FPGA)。 所有8个通道的设置相同。 因此、我们发现我们使用的样片器件上的 Vcc = 4.2V、但我们想知道、对于我们使用的所有器件、这一点是否大致相同。 那么、在所有条件下、Vcc=4.2V 是否会在 I/O 引脚上保证最大3.3V 电压？ Vcc=4.2V 是否适用于我们使用的所有器件、或者某些器件可能需要4.1V 来保证最大3.3V 电压？ 如果该变化仅为+/- 0.1V、那么我们可能还可以、但如果它远高于此值、我们可能需要重新思考。  

 

谢谢、

Nick