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器件型号：WL1831MOD Thread 中讨论的其他器件：WL1831
您好！
我们在一系列产品中使用 WL1831。
关于 SDIO 时序；从数据表中、似乎有2个设置时序标准、具体取决于 SDIO 时钟频率、即标准或高速。
标准速率- CLK <26MHz
高速率- CLK <50MHz
我们使用 OMAP138L 来驱动 SDIO 时钟、由于我们的系统时钟和预分频器、我们将以32MHz 的频率驱动 SDIO 时钟。
我的问题与 SDIO 时钟的上升时间有关。
标准速率 CLK 上升时间< 10ns
高速 CLK 上升时间<3ns
我不熟悉此芯片的内部原理图/设计、目前我们的上升时间为~8ns (由于外部组件电路)、并以32MHz 的频率驱动 SDIO 时钟。 我认为、这样做是为了减少谐波、这些谐波正进入我们无线电的接收路径。
当我读取数据表时、当我们将 SDIO 时钟驱动到高于标准速率最大值时、我们必须遵守3ns 的高速率规格上升时间。
我的问题是：
您是否认为我们在使用上升/下降时间为~8ns 的32MHz SDIO 时钟时可能会出现问题？
以32MHz 的频率驱动 SDIO 时钟时、我们应该遵循的最长上升时间是多少？
此致
Ian
