[参考译文] CC3301：与数据表之间的时序差异

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请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

器件型号：CC3301

工具与软件：

Champs,

在设计验证过程中、客户会检查接口信号。一个问题与 CLK 上升沿之前输入数据信号的设置时序有关。下图显示了 WIFI (蓝色)上的 CLK (黄色)和 D3 Data 信号：

下表是与数据表中的预期测量值进行比较的其他数据信号：

从捕获结果来看、似乎很难达到大于6ns 的设置时间规格、是否有任何屏幕捕获或测试数据可供客户参考？

数据信号也显示出一些不对称、这也是在预料之中吗？如果您对此也有疑虑、我们希望您能就可能导致此问题的原因以及如何改进此问题发表意见

谢谢你

Michael

0 admin 1 年多前

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您好、Michael：

这里唯一看起来奇怪的测量是建立时间、正如您所说的不大于6ns。您是如何测量的？请务必按照数据表中显示的时序图所示进行测量、参数 t_isu：

这是在 CLK 线变为高电平(超过50% VDD)之前、数据线应该保持稳定(如果逻辑高电平、则大于 VIH；如果逻辑低电平、则小于 VIL)的时间。

从我看到的角度来看、示波器捕获看起来不错。实际测试是 CC3301是否能够成功与主机连接。您是否发现软件或主机驱动程序有任何问题？

此致、

Jonathan

0 admin 1 年多前

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Michael、

我再次查看了您发送的示波器捕获、我看到您的测量是有效的。

您能否在原理图中分享 SDIO 线路上的内容？您在使用什么主机以及主机和 CC3301之间有哪些组件？电平转换器？任何类型的无源器件？

此致、

Jonathan

0 admin 1 年多前

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Jonathan、

我会在内部与您联系进行讨论

此致、

Michael

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