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TMS320F280039: 请教关于TI C2000中的CLB配置

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Prodigy 120 points
Part Number: TMS320F280039
Other Parts Discussed in Thread: PMP41081

TI专家您好！

最近在学习PMP4108混合迟滞控制LLC，关于CLB的相关配置有如下疑问：

在初级侧CLB用于将EPWM1A的输出复制到EPWM1B的输出，EPWM1A和EPWM1B是互补波形吧？如下图底部的波形所示：

image.png

可为什么在CLB的配置中却变成了如下的波形？看起来两路输出也不是互补波形了：
image.png

根据你们提供的文档，当计数器Counter 0 ZRO event事件作为有限状态机的e1输入，结合e0(EPWM1A的下降沿)共同决定s0的输出，最终控制TILE1_OUTLUT_5，如下图所示，就是不明白这些波形是怎么回事，s0的输出难道和EPWM1B输出不同吗？麻烦专家们帮忙解释下，谢谢了！

pastedimage1744856433515v1.png

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    Prodigy 120 points

    专家们还想问下：你们文档上提到的同步整流中的导通延迟配置问题。

    Application Note
    利用 CLB 实现基于硬件的同步整流控制


    3 导通延迟配置
    对于大多数应用，用户相对于初级侧 PWM 添加 SR PWM 的导通延迟，并且可以使用 DB 子模块。但是，只有上
    升沿延迟可以通过 DB 子模块直接针对 AQ 信号 (EPWM2A) 启用。因此，为了进一步利用 EPWM2B AQ 信号的
    下降沿延迟块，应为原始 AQ 输出创建反极性信号，并在为 DB 子模块添加下降沿延迟后使信号反转。图 3-1 中
    显示了详细配置，并添加了红色箭头。这些配置允许用户分别根据 SR PWM、EPWM2A 和 EPWM2B 的 DB 子模
    块的现有上升沿和下降沿延迟添加导通延迟。

     在PMP41081源程序中代码是如何体现的？还是通过CLB配置实现的？