28335 PLLSTS(DIVSEL)在PLL使能后为什么不能设置为3(1分频),如果20M时钟输入,配置120M主频应怎样设置倍频和分频系数?

PLL Enabled Achieved by writing a non-zero value n into the PLLCR register. Upon                                           0, 1      OSCCLK*n/4
writing to the PLLCR, the device will switch to PLL Bypass mode until                                                                     2      OSCCLK*n/2
the PLL locks.

要看user guide, 不能设为3是芯片限制了，主要考虑避免超频吧。 如果要120M， 要用30M晶振。

请问，如果我按照我之前说的那样配，会出现什么结果？因为公司一直是这么用的，貌似也没有出现过什么问题。谢谢！