ADC采样周期问题-F28377D芯片

您可以看一下数据手册的 Figure 5-7. Clocking System

www.ti.com/.../tms320f28377d.pdf

以及Table 5-42. ADC Operating Conditions (16-Bit Differential Mode)/Table 5-44. ADC Operating Conditions (12-Bit Single-Ended Mode)

ADCCLK (derived from PERx.SYSCLK)为 5-50 MHz

你好这个问题也不是很难，不能讲一下吗 ADCCLK的作用

现在您的系统时钟是多少？例如系统时钟100Mhz，根据数据手册内的要求ADCCLK (derived from PERx.SYSCLK)为 5-50 MHz，即最大为50Mhz，所以需要在系统时钟的基础上进行分频。

你好 是的100mhz，我这里想问的是这里的adcclk跟adc的采样周期有关系吗，我这里设置的是epwm触发adc采样，不是看的是epwm的频率吗

好的谢谢了

很高兴能帮到您！