之前使用F28069的SPI,已经被FIFO从16减配到4坑了一次。这次是SCI,还是从16简配到4,又被坑了一次。又看了下,SPI、SCI、I2C这些通讯接口的FIFO都被从16简配到了4,寄存器FIFO宽度本身都是为深度16准备的,把实际FIFO深度简配到4处于什么考虑呢?省这点空间有必要吗?简配的FIFO大大降低了通讯效率,降低了代码的性能和可移植性。
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之前使用F28069的SPI,已经被FIFO从16减配到4坑了一次。这次是SCI,还是从16简配到4,又被坑了一次。又看了下,SPI、SCI、I2C这些通讯接口的FIFO都被从16简配到了4,寄存器FIFO宽度本身都是为深度16准备的,把实际FIFO深度简配到4处于什么考虑呢?省这点空间有必要吗?简配的FIFO大大降低了通讯效率,降低了代码的性能和可移植性。