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Original question:

PSPICE-FOR-TI: 考试时仿真 无进展

TMS320F280049: 驱动异常

? ?
Prodigy 50 points
Part Number: TMS320F280049

1.clllc，做同步整流；

pwm1、pwm2为原边驱动，pwm6、pwm7为副边同步整流驱动（4路驱动配置均为计数模式updown，1A 1B上下管互补），aqctla选择zero/period置高置低输出电平；

2.使用谐振电流送入比较器（高低两个比较器）后，比较器输出通过xbar配置ctriph到trip4上，ctripl到trip5上；pwm6/7的DCALCOMPSEL/DCBLCOMPSEL选择trip4/5。

  1. 3.问题现象，当比较器大于/小于阈值，pwm6/7有一半时间正常锁存，另外一半不正常的是在半周期内在靠近zero或period时多出来20ns的高电平，20ns高电平不多不少一直是这么长时间。
  • 0
    TI__Mastermind 18230 points

    您好，

          对于 PWM6/7、您是否使用 CBC trip？EPWM6/7 的 AQ 设置是什么？TZCTL 寄存器的设置是什么？

    您看到的脉冲似乎发生在 PERIOD。您是否在 period 和 zero 清除trip？

    出于调试目的，可以尝试的一些建议如下。

    1. 如果您正在使用死区，请暂时禁用它。

    - 你还能看到故障吗？

    2. 尝试将 T1/T2 事件用于 PWMA/B 上发生的作，而不是trip zone。

    - 您是否仍然观察到额外 20ns 高电平的相同现象？

  • 0 回复 Alice
    Prodigy 50 points

    1.禁用了死区后问题依旧。

    2.pwm6/7没有使用cbc trip。

    这个是我配置：
    Epwm6Regs.AQCTLA.bit.ZRO=AQ_SET;
    Epwm6Regs.AQCTLA.bit.PRD=AQ_CLEAR;
    Epwm6Regs.DBCTL.bit.OUTSWAP=3;
    Epwm7Regs.AQCTLA.bit.ZRO=AQ_SET;
    Epwm7Regs.AQCTLA.bit.PRD=AQ_CLEAR;
    Epwm7Regs.DBCTL.bit.OUTSWAP=0;

    Epwm6Regs.TZCTLDCA.bit.
    DCAEVT2D=2;
    Epwm6Regs.TZCTLDCB.bit.
    DCAEVT2U=2;
    Epwm6Regs.TZCTL2.bit.
    ETETZ1;

    Epwm7Regs.TZCTLDCA.bit.
    DCAEVT2U=2;
    Epwm7Regs.TZCTLDCB.bit.
    DCAEVT2D=2;
    Epwm7Regs.TZCTL2.bit.
    ETETZ1;