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两块开发板 SPI fifo 主从通讯
master主机:使用FIFO发送
uint16_t sData[16] = {0x111,0x222,0x333,0x444,0x555,0x666,0x777,0x888,0x999,0xaaa,0xbbb,0xccc,0xddd,0xeee,0xa5a5,0xb6b6}; // Send data buffer
slave从机:FIFO接收
中断接收
问题点 1:接收到的数据缺少最后一个 0xB6B6
问题2:接收数据错位 ,正确的应该是应该是 0x0111-0xEEE 0xA5A5 0xB6B6
请问是哪里配置有问题吗?
您好
对于问题1、您可以布置主器件端控制器的 SPI FIFO 配置吗?
对于问题2、我认为这可能只是 FIFO 中剩余的旧数据。 在结果图1和3中、一切仍处于正确的顺序、大概被在开始接收新数据之前未从 FIFO 清空的另一组数据抵消。 结果图像2的情况、我不太确定。 如果您恰好在图像2之前进行复位、则可能是复位之前最后一次接收到的数据、并且没有从 FIFO 中刷新。