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你好，除了eclk管脚外，其他的管脚没有pll功能么，我需要的频率是大于20MHz的，CPU的PLL不能输出个更高频率的时钟么？不能使用CPU提供一个更高频率的时钟么？如果可以怎么设计
Hi Meng，
PLL是芯片内部的一个模块，芯片的管脚不会有PLL的功能。一般每一个芯片都会有时钟输出管脚和时钟输出测试管脚。如果我们的芯片输出的时钟不能满足你的需求，可以考虑外接一个晶振提供。
具体关于ECLK的测试，请参考另外一个帖子。
谢谢！
Hi meng,
所有输出的IO只有有IO Buffer存在的都不可能突破IO Buffer的最大速率，即20MHz。
如果你需要20MHz，可以尝试使用HET来输出一个高速PWM。
在180MHz的时钟频率下，设置VCLK2=180MHz,HR=1，LR=4，然后写两条HET指令为产生一个高速PWM，频率可以达到22.5MHz。但是，这样的将使你无法再使用HET模块做其他事情，因为HR=1, LR=4的设置，只允许跑4个周期的HET指令。
综合考虑，还是建议配一个外置晶振。
Regards,
Jay
