用MSP430F5529倍频至25MHz，用ACLK作为REFCLK；用引脚输出SMCLK，单个测试可以，在倍频后，加入移植一些程序进去后，输出只在前一段时间输出，执行到移植的那些程序后，那个引脚的输出就没了；还有就是怎么设置倍频那个为4M晶振为参考来倍频（还是符合手册里边的那个计算公式）？？
用MSP430F5529倍频至25MHz，用ACLK作为REFCLK；用引脚输出SMCLK，单个测试可以，在倍频后，加入移植一些程序进去后，输出只在前一段时间输出，执行到移植的那些程序后，那个引脚的输出就没了；还有就是怎么设置倍频那个为4M晶振为参考来倍频（还是符合手册里边的那个计算公式）？？
xiaoyu yu2 说：用MSP430F5529倍频至25MHz，用ACLK作为REFCLK；用引脚输出SMCLK，单个测试可以，在倍频后，加入移植一些程序进去后，输出只在前一段时间输出，执行到移植的那些程序后，那个引脚的输出就没了；
P2.2/TA2CLK/SMCLK 这个复用引脚，确认你在移植代码重新配置这个引脚，没继续使能输出SMCLK.
还有就是怎么设置倍频那个为4M晶振为参考来倍频（还是符合手册里边的那个计算公式）？？
参见用户手册UCS部分，FLLREFCLK可以选择XT1CLK VLOCLK REFOCLK任一一个。
如果用XT1 4M来倍频，那就这里配置成XT1CLK. 计算公式如下：
The FLLD bits configure the FLL prescaler divider value D to 1, 2, 4, 8, 16, or 32. By default, D = 2, and
MCLK and SMCLK are sourced from DCOCLKDIV, providing a clock frequency DCOCLK/2.
The divider (N + 1) and the divider value D define the DCOCLK and DCOCLKDIV frequencies, where
N > 0. Writing N = 0 causes the divider to be set to 2.
fDCOCLK = D × (N + 1) × (fFLLREFCLK ÷ n)
fDCOCLKDIV = (N + 1) × (fFLLREFCLK ÷ n)详细见F5xxx user guider.
