TB0 设为定时timer（aclk时钟源），TB1设置为PWM（smclk时钟源），为何TB1不同频率会影响定时timer周期？

频率选择变化  只改time_clk变宏定义

上面是中断内测试代码，问题可以再具化一点，1,2M都OK，6.8 M不行， 是不是有个4M的分界？ 

FRAM设置对于4M以上好像是有区分的。。。。

另外关闭PWM这项，对于tb1,  CSCTL1 = DCOFTRIM0+DCOFTRIM1+DCORSEL0+DISMOD;

这句能省功耗5ua左右，原理在哪，SCG0不是已经关了么

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