在回我用了这个程序，他的作用是 ACLK = REFO = 32kHz, MCLK = SMCLK = 12MHz，但是实验中我发现不是这样啊，
也许画红线的这几句有问题，5个实验结果是
1,当执行完这几句话后，并没有出现MCLK = SMCLK = 12MHz,反而频率为500hz了！
2, 当我改为UCSCTL2 = FLLD_1 + 100; 时，则是3.35Mhz很符合理论值
3, 结果再改为UCSCTL2 = FLLD_1 + 200; 时，则是6.3Mhz,较符合理论
4, 改为UCSCTL2 = FLLD_1 + 250; 时，回落到500hz! 对应的vpp为3.7V
5, 改为UCSCTL2 = FLLD_1 + 205; 时，则又像5.5Mhz,又像500hz,这是因为，当把示波器的时间轴改为50ns一格时，频率为MCLK = SMCLK = 5.5Mhz, Vpp显示为2.5V;
时间轴改为10ms一格显示时，频率为MCLK = SMCLK = 500hz，Vpp=4.7V!
事实上，在第三个实验上，也就显示6.3Mhz时，若把时间轴改为10ms,显示时，Vpp也显示为5.44V！只不过波的曲线非常粗，而用50ns每格显示，Vpp则为3V左右，
但在第4个实验，也就是500hz的结果中，用10ms每格显示，则Vpp=3.7V,波的曲线较细，但若再用50ns一格显示，则Vpp为几百mv,所以我才视为MCLK = SMCLK = 500hz
（不过，如果从上来看的话，好像最大只能设成6Mhz,以前可设成过25Mhz的啊）
对此实在不理解啊，只好辛苦你们了
#include <msp430f5529.h>zai
void main(void)
{
volatile unsigned int i;
WDTCTL = WDTPW+WDTHOLD; // Stop WDT
P1DIR |= BIT1; // P1.1 output
P1DIR |= BIT0; // ACLK set out to pins
P1SEL |= BIT0;
P2DIR |= BIT2; // SMCLK set out to pins
P2SEL |= BIT2;
P7DIR |= BIT7; // MCLK set out to pins
P7SEL |= BIT7;
UCSCTL3 |= SELREF_2; // Set DCO FLL reference = REFO
UCSCTL4 |= SELA_2; // Set ACLK = REFO
__bis_SR_register(SCG0); // Disable the FLL control loop
UCSCTL0 = 0x0000; // Set lowest possible DCOx, MODx
UCSCTL1 = DCORSEL_5; // Select DCO range 24MHz operation
UCSCTL2 = FLLD_1 + 374; // Set DCO Multiplier for 12MHz
// (N + 1) * FLLRef = Fdco
// (374 + 1) * 32768 = 12MHz
// Set FLL Div = fDCOCLK/2
__bic_SR_register(SCG0); // Enable the FLL control loop
// Worst-case settling time for the DCO when the DCO range bits have been
// changed is n x 32 x 32 x f_MCLK / f_FLL_reference. See UCS chapter in 5xx
// UG for optimization.
// 32 x 32 x 12 MHz / 32,768 Hz = 375000 = MCLK cycles for DCO to settle
__delay_cycles(375000);
// Loop until XT1,XT2 & DCO fault flag is cleared
do
{
UCSCTL7 &= ~(XT2OFFG + XT1LFOFFG + DCOFFG);
// Clear XT2,XT1,DCO fault flags
SFRIFG1 &= ~OFIFG; // Clear fault flags
}while (SFRIFG1&OFIFG); // Test oscillator fault flag
while(1)
{
P1OUT ^= BIT1; // Toggle P1.0
__delay_cycles(600000); // Delay
}
}
