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目前VCLK设置为70MHz
片内资源4个SCI都使用了，3个波特率设置为115200(实际为115131)
1个设置为384000(实际为397727)
目前384000这个误码率过高，但如果更改VCLK又会导致其他3个115200受影响。想请问是否有别的手段,可设置某路SCI有单独的时钟？用于波特率配置
为更加有效地解决您的问题，已将您的问题发布在E2E英文技术论坛上，将由资深的英文论坛工程师为您提供帮助。您也可以查看下帖了解进展：
https://e2e.ti.com/support/microcontrollers/arm-based-microcontrollers-group/arm-based-microcontrollers/f/arm-based-microcontrollers-forum/1137992/rm57l843-sci-baud-rate-setting
我们不能为不同的 SCI 实例应用不同的 VCLK。SCI 的所有实例将仅在 VLCK1 上运行。
但是还有另一种方法可以做到这一点，即在 N2HET 上实现 UART。有一种方法可以在 N2HET 上实现 UART，你可以尝试 384000 波特率的 UART。如果我们这样做了，那么所有 SCI UART 实例都将在 VCLK1 上运行，而在 N2HET 上实现的 SCI UART 将在 VCLK2 上运行
这是在 N2HET 上实现 UART 的应用笔记:
Template: Application Report Template (Word)
这是 RM46 的example code:
N2HET_EMU_UART.zip
