DRV8818: DRV8818的ENABLE 引脚拉低有哪些隐患？

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您好，

DRV8818 的ENABLEn 引脚将会在逻辑高电平时禁用器件输出，在逻辑低电平时启用输出。 ENABLEn 引脚有一个弱上拉电阻器连接到 VCC。 只要使能引脚的电压不超过 VCC 电源电压，就没有损坏芯片的风险。

不过我们更推荐将器件置于睡眠模式来禁用输出。 上拉和下拉电阻为1M Ω来限制寄生电容并降低噪声。

请问使能引脚的电源时序的usecase是什么？

您这边的器件是否已损坏，还是说您只是想提前了解该部分的信息？

Thanks

使用的芯片已经损坏，手里面拿到的四片故障件都是内置MOS下桥的MOS管损坏，芯片表面有1平方毫米大小的缺失。

Hi，

逻辑电平输入可能不够高，所以无法禁用该器件。

请问VCC 供电是多少？

请检查逻辑电源、VCC 建议的最小值和最大值、以及它们如何影响逻辑电平输入、VIL 和 VIH。

Thanks