Part Number: BQ76952
Other Parts Discussed in Thread: CSD19536KCS
硬件方案---两片bq76952级联，高侧NMOS驱动，24串电芯
软件配置--失能负载移除恢复、充电电流恢复、延时恢复，一次锁死，MCU指令恢复，短路阈值400A，短路延时200us，
问题现象--短路后最大电流2500A，第一次保护后130us左右，电流由于续流二极管慢慢下降到1500A左右DSG引脚又重新输出，每间隔50us打开一次，电流仍然处于下降趋势，最后MOS损坏，电流恢复2500A
首先，让我描述一下FET驱动器的关断机制。
当DSG驱动器被触发关闭时，器件最初将开始向VSS释放DSG引脚。然而，由于PACK+端子可能不会快速降至VSS附近的电压，因此DSG FET栅极不应被驱动至显著低于PACK+的电压，否则DSG FET可能会因过大的负栅极-源极电压而损坏。因此，该器件监控LD引脚(通过外部串联电阻连接到PACK+)上的电压，并在DSG引脚电压降至LD引脚电压以下时停止放电。当放电停止时，DSG引脚电压可能会松弛回到LD引脚电压以上，此时器件将再次对DSG引脚向VSS放电，直到DSG栅极电压再次降至LD引脚电压以下。这在一系列脉冲中重复，随着时间的推移，DSG门放电至LD引脚的电压。该脉冲持续约100至200 μs，之后，如果LD引脚电压在约500 mV范围内，驱动器将保持高阻态。然后，DSG栅极和源极之间的外部电阻将剩余的FET VGS电压放电，因此FET保持关断。
DSG引脚和DSG FET栅极之间的外部串联栅极电阻用于调整关断瞬变的速度。低电阻(如100ω)将在短路事件期间提供快速关断，但当FET禁用时，这可能会导致堆叠顶部出现过大的电感尖峰。较大的电阻值(如1kω或4.7kω)会降低该速度和相应的电感尖峰水平。
下图显示了DSG驱动器关闭的示波器截图，其中DSG引脚驱动CSD19536KCS NFET的栅极，其Ciss典型值为9250 pF。图16-6显示了在DSG引脚和FET栅极之间使用1kω串联栅极电阻时的信号，以及PACK+上的轻负载，使得PACK+上的电压随着FET禁用而缓慢下降。可以看到，DSG引脚上的脉冲持续时间约为170 μs
我想确保这是关闭机械准确地描述了事件，你看到的地方，DSG引脚反复开放。
这种关断的速度仍然可以通过外部串联栅极电阻来调整，以便更快地降低电流。但这可能需要与由此产生的大得多的感应尖峰进行平衡。
如需更多建议，您可能需要分享一份DSG/CHG FET电路原理图。DSG引脚和电流的一些波形也可能有助于诊断您的问题。
