该芯片在执行ASC时，是否需要将对对应的EN引脚拉低，以保证原边PWM是完全关断状态；目前方案是ASC控制使能时会将EN也同步关闭，请问这种方式是否有必要
该芯片在执行ASC时，是否需要将对对应的EN引脚拉低，以保证原边PWM是完全关断状态；目前方案是ASC控制使能时会将EN也同步关闭，请问这种方式是否有必要
当ASC引脚接收到逻辑高信号时，无论输入侧引脚状况如何，输出都会强制为高。ASC功能的优先级高于输入信号和VCC UVLO以及EN/引脚。VDD和VEE UVLO的优先级以及过电流故障事件高于ASC功能。
因此，只要高电压（VDD、VEE）＞UVLO且未观察到FLT，无论EN/RST引脚状态如何，都可以执行ASC。
它也显示在功能表中
