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C6678 SRIO求助

Nick Zhang~
Expert 1480 points

在我设计的板子上，有两片C6678和一片xilinx公司FPGAVirtex6，他们之间是4X的SRIO。

             

我使用的程序是在论坛提供的SRIO程序上修改的，SRIO是4X3.125G，可以实现FPGA和DSP之间相互发送数据(SWRITE,NWRITE,NREAD都试过)，数据也是正确的，但是碰到一个奇怪的问题：

我通过DSP发送1600Bytes的数据给FPGA，那么将LSU的寄存器配置完毕后，DSP应该会自动的将这数据拆分成7个packets发送到FPGA，FPGA也应该收到7个Packets，如下图：

从图中看出，FPGA确实是收到了数据，也是正确的数据。

但是当我重新加载程序，FPGA和DSP都是使用相同的程序，但是有时候FPGA收到的数据不连续，但是数据全都正确的，如下图：

就好像配置成的4XSRIO变成了1XSRIO，而且在FPGA端的一个信号显示link确实变成了1X，但我明明两边都配置成的4X，难道DSP在另外3X的SRIO有问题的情况下，会自动的变成1X吗？还有同样的程序，有时候正确，有时候错误？实在找不到问题所在，打扰了！

谢谢了！

 

 

  • 0
    Intellectual 610 points

    重新加载后就不行了!?

    建议:在仿真运行的时候,查看相关的寄存器与之前状态是否正确!然后再跟踪软件运行是哪里出问题了.

  • 0 回复 Xinhai Chen
    Expert 1480 points

    重新加载也不是不行，就是有时候行，有时候不行，现在确定不了是那边的问题，但是肯定是不对，数据应该连续的发送才对，DSP闭环测试是没有问题的，感觉不是配置的问题，在我的程序里是重复的发送20次1600bytes数据，假设第一次对了，后面19次发送都正确，第一次错了，19次都不对，特奇怪。

  • 0 回复 Nick Zhang~
    Prodigy 120 points

    hello,你好，我也在调试SRIO与fpga的通信，能帮忙发一下你的DSP程序和FPGA程序供小弟学习一下吗，万分感激啊

  • 0
    Intellectual 700 points

    srio可以直连吗，不需要电平转换或者别的设置什么吗

  • 0
    Prodigy 86 points

    您好，不知道您的问题是否已经解决

    我想请教一下您，你使用v6和6678通信，v6的srio是采用的什么解决方案，如果是才有xilinx的srio ip core，我想请教您一些问题，不知道可否留邮箱

  • 0 回复 Xindong Yao
    Prodigy 160 points

    同求资料，我邮箱qinglongzhan@yeah.net，万分感谢

  • 0
    Prodigy 41 points

    我在现在在C6657上面调试与FPGA之间的有通信，两者之间可以建立硬件连接，FPGA作为主机发送包信号了，但是DSP不能接收到数据。而且像其他同仁说的一样，FPGA只能发一次包信号。请高手赐教！能否给一下你修改后的DSP的SRIO程序供我学习下。谢谢 ！我的邮箱为apgyying@163.com

  • 0 回复 sa li
    Prodigy 120 points

    目前我已经调试通过两篇DSP之间的SRIO，但是DSP与FPGA之间的通信还没有实现，请问能请教你下您么~？

  • 0
    Prodigy 60 points

    你好，最近我也在调6678的SRIO接口，另一个设备是Xilinx K7，测试中遇到了几个问题，能抽出宝贵的时间帮忙解答下吗，在此先谢谢了，

    我使用的6678的代码也是论坛上下来的，K7 为申请的IP核生成的代码，

    1、首先发现，测试的是5.0Gbps，6678的SRIO参考时钟为312.5MHz，但是K7在5Gbps下只能将参考时钟设置成125MHz，请问这两者不同可以正常通信吗？

    2、其次程序中的SRIO_test.h中有个DSP0_RIO_BASE_ID，请问这个是另一端的DEV_ID 号吗？

    3、使用NO_LOOPBACK时，我看代码中有两种测试，一种是CORE0上跑的SRIO_2DSP_TEST作为主设备测试，另一个是CORE1上跑的，作为从设备测试，个人理解CORE1上是不是只能测试message传输啊，因为没有看到srio_cfg对lsucfg进行配置，另外，发现DSP侧的Direct I/O这种说法在FPGA那边找不到，个人理解Direct I/O是不是就是一般的NREAD、NWRITE之类的操作啊，不知道对不对？

  • 0
    Prodigy 20 points

    您好，

        请问您这个问题解决了没有，我们目前在调试SRIO，遇到问题和您的完全一样，希望您能给予帮助，特别感谢！

  • 0
    Prodigy 40 points

    我遇到了相同的问题，分享一下你的解决方案，有酬谢！ 非常感激！ QQ：33105257

  • 0 回复 XX ZHAO
    Expert 1480 points

    这个帖子这么多人在看呢~

  • 0 回复 ying li1
    Intellectual 940 points

    你好，我现在也在做SRIO的DSP与ＦＰＧＡ之间的通信，但是程序卡在

    /*---------wait all enabled ports OK-------------*/  

    for(i=0; i<SRIO_MAX_PORT_NUM; i++)

     {   

    if(srio_cfg->blockEn.bLogic_Port_EN[i])

       {   

     while(0==(srioRegs->RIO_SP[i].RIO_SP_ERR_STAT&     CSL_SRIO_RIO_SP_ERR_STAT_PORT_OK_MASK));

      }

    这个地方了，端口初始化失败，是因为ＤＳＰ的测初始化失败还是ＦＰＧＡ侧啊，求指教

     }

  • 0 回复 Mark
    Prodigy 160 points

    欢迎多核SRIO讨论，本人做过接口驱动开发，若有需求，请加QQ997104916

  • 0 回复 XX ZHAO
    Intellectual 940 points

    您好，4x模式不连续的问题您解决了吗，求分享，我也遇到了同样的问题，谢谢！

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