硬件环境：自制板卡，C6670+K7 FPGA，两者的参考时钟使用同一个时钟。
软件：DSP端跑的从论坛下载的例程，FPGA端使用自己生成的srio IP核。设置的参数为，参考时钟125M，速率1.25G，链路x1.
问题描述：1.DSP端的sedres loopback测试通过，FPGA端自环也通过。
2.后用导线将DSP SRIO的tx和rx短接，跑正常模式（不自环），可以初始化完成（err寄存器显示port ok）。同样，将FPGA的SRIO 的tx 和rx短接， port_initialized和link_initialized均能正常拉高。
3. 但是FPGA和DSP通信时，链路初始化失败。DSP端就停在检测err寄存器那里，FPGA显示port_initialized一直为低。
求助：大概是什么原因导致这个问题的出现的？在进行srio通信时，除了配置两端的链路宽度，链路速率，时钟频率，ID以外，还需要配置其它参数吗？
期待您的解答，此问题已经困扰我1周时间，丝毫无进展，焦急万分！
