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和PCLK极性无关,试过了,理论上PCLK极性只会把数据采集错误,并不会采集少 。。。。
1. SDI芯片这块LOCK没问题,能通过SDI芯片寄存器正确读出分辨率的正确值,包括画布尺寸和实际有效数据尺寸;
2. 通过读取VIP0的寄存器,如果是SDI 配置成CEA-861模式,DM385一侧设置为ACTVID_VBLK,示波器测试同步信号显示窄脉冲为高电平,配置DM385的VIP0信号极性ACTVID极性,HS和VS极性为全部低有效,或者全部高有效,VIP0的寄存器读不到正确分辨率的值,都是0;如果配置SDI芯片为HVF输出,同样的操作,读到VIP0寄存器的分辨率值,720P60的时序下,高是750像素(画布尺寸),宽是445像素(应该是1650像素),和看到的现象是一样的;
3. 有趣的是,如果单独改变HS的极性设置,VIP0的宽度寄存器居然都是445像素,说明这个HS是高是低没关系?如果是沿触发也确实没关系吧?
VampireDaVinci 说:示波器测试同步信号显示窄脉冲为高电平
如果使用HS/VS,这样的情况下,一般来说认为同步信号就是高电平。
我下面的文章虽然说的是ISS的接口,但对于同步信号的定义和理解是通用的,可以参考。
《DM368 视频前端信号采集详解》- 该文对理解DM8127/DM38x的并口采集也有帮助
http://www.deyisupport.com/question_answer/dsp_arm/davinci_digital_media_processors/f/39/t/70099.aspx
VampireDaVinci 说:和ARM主频和HDVPSS主频有关系么?
VIP采集和主频没有什么关系。
VIP采集是利用VPDMA来搬移数据的,请也检查一下相关配置。