各位大神，你们好！
最近在设计一块C6657的板子，时钟只用了CORECLK，DDRCLK和SRIOSGMIICLK，PCIECLK和MCMCLK没有用。根据手册“Hardware Design Guide for KeyStone I Devices”的说法，未用的时钟输入管脚不能浮空，需要外接电路，如下：
按照上图所示，对于N端，接1K欧姆电阻接地，对于P端，接Power Rail。问题是：这个Power Rail对于C6657是多少？ 是C6657的CVDD动态核电压？还是CVDD1V0? 还是1.8V or 1.5V? 另外，接Power Rail时是否还需要接滤波电容，还是说直连就行？
