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您好：
我想请问一下C6678多核编程，L1、L2能不能不配置成cache，因为我把所有段都放在DDR里面，而我不想任何内容进行cache，但是事实情况是我不把L1、L2都配置成cache，程序就跑不起来，谢谢！
可以，L1 L2可以配成全RAM，默认L1是全cache，L2是全RAM，DDR也可以分段配置cacheable属性，具体看c66x corepac user guide。
