我两片板子DSP都连不上仿真器。现象都一样。单板是FPGA + DSP 的架构。FPGA是K7325T，DSP就是6678。FPGA和DSP 的上电时序都用CPLD控制了。实际测量也满足DSP时序要求。检查6678的POR和RESETFULL这两个信号，发现这连个信号不受控制。（DSP的三个复位都由K7325T控制，确认K7逻辑无误，绑定的管脚无误）。设置POR比RESERFULL先上20ms，实际测量这两个信号一起上电。因该是这个引起的DSP JTAG连不上。请教各位大神专家该怎么办，调了两天也没进展。DSP已经工作，测量SYSCLKOUT为16.66M，内核时钟供的100M。小弟先谢谢大家了，项目很急，卡在DSP JTAG这了。
