C6748与DP83822接口设计

haitao zhu

您好，

设计C6748与DP83822接口，框图参考DP83822数据手册，MAC端采用C6748，PHY采用83822,接口采用RMII Master Signaling形式，其中50MHz-REFER Clock通过DP83822的RX_D3(PIN1脚)输出给C6748，上述设计有什么问题？

谢谢，

0 Shine 8 年多前

看一下DP83822提供的clock能否满足The RMII reference clock (RMII_MHZ_50_CLK) must have a jitter tolerance of 50 ppm or less

0 haitao zhu 8 年多前回复 Shine

谢谢，按照数据手册在RMII reference clock理解：设计为RMII Master Mode，只要Reference clock 满足25-MHz +/-50 ppm-tolerance crystal就可以？

0 Shine 8 年多前回复 haitao zhu

The RMII reference clock (RMII_MHZ_50_CLK) must have a jitter tolerance of 50 ppm or less这个是C6748对50MHz时钟的要求，建议去接口论坛问问DP83822能否提供这样时钟。

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