TMS320C6748的MCBSP模块CLKX和CLKR内部是否默认连接或者是否可以通过寄存器配置为连接？

jin han 说：

发现TLV320AIC3204只有一个WCLK和一个BCLK分别和MCBSP模块的FSR和CLKR连接，对于AIC3204作为主设备时，DSP接收数据时可以用FSR和CLKR来驱动，但是DSP要是发送数据，它的位时钟就没有了，除非CLKX和CLKR内部相连接。之前用过DM3730的McBSP模块，它的CLKX和CLKR是默认内部连接的，但是在TMS320C6748的技术文档中没有看到相关描述？

在外部将接收，发送帧同步，时钟接一起就行了。

jin han 说：

注：TMS320C6748的MCASP用作I2S时也有类似疑问？

McASP有个ASYNC=0模式，具体见下：

25.0.21.1.5 Synchronous Transmit and Receive Operation (ASYNC = 0)
When ASYNC = 0 in ACLKXCTL, the transmit and receive sections operate synchronously from the
transmit section clock and transmit frame sync signals (Figure 25-15). The receive section may have a
different (but compatible in terms of slot size) data format. Note that when ASYNC = 0, XCLK is
automatically inverted