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C6670与FPGA K7之间的SRIO连接



自制板卡平台,6670与K7通过SRIO互联,希望实现3.125G 4X mode。

6670的srio外部CLK输入是156.25MHz

SERDESConfigPLL - 0x251 对应MPY=10

SERDESRxConfig - 0x00440495 对应RATE=0b01

SERDESTxConfig - 0x00180795

PathControlMode - MODE 4 即选择4X模式

但6670的SRIO_IsPortOK一直无法通过

对于其他SRIO模式

2.5G 1X                可以通过SRIO_IsPortOK

2.5G 4X                无法通过SRIO_IsPortOK

3.125G 1X            无法通过SRIO_IsPortOK

3.125G 4X            无法通过SRIO_IsPortOK

5G 1X                    无法通过SRIO_IsPortOK

请教Ti工程师有什么指导意见?

PS

FPGA进入ibert模式,即将RX与TX线进行短接,模拟硬件上的loopback,

6670应该如何设置srcID与dstID来接收6670本身发出的数据?

是否应该将两个ID设置成一样?(目前测试无法收到6670自己发出的数据)

  • 一般这种情况可能由以下几个原因;

    1  时钟输入没有符合6670或者linker partner 的要求

    2   Lane的模式配置错误 

    3   Lane的速率配置两边不匹配,

    如果您是要回环,应该把SRCID和DSTID 都设置成一样的