DSP C6713 配置emif和FPGA通信

emif  相应的CE控制寄存器配置成异步存储接口，在FPGA端 抓出来的信号，发现CE一直处于拉低的状态，这个是为什么？

配置如下，FPGA挂在CE_2上

EMIF_Config My_Config = {
  	0x000030E0,    //emif全局寄存器 
  	0x0080C212,    //CE0_0
  	0x20E2C811,    //CE0_1 
  	0x2522D412,    //CE0_2
        0x20E2C811,    //CE0_3:
	0x6B48F000,    // sdctl  
	0x0100161a,    // sdtim  
	0x001BDF3F     // sdext  									
};