设计需求:
采样率为5M,由外部的ADC芯片完成AD转换,CLK由DSP产生,DSP采集完数据后需要存储在外部的SRAM中,即200ns内完成从ADC的取数及向SRAM中写数。
疑问:
1.PWM产生CLK,同时接在中断引脚,上升沿的时候进入中断取数存数,响应中断的时间大概多长时间?
2.响应中断的时间+取数+SRAM中写数据的时间是否在200ns内可以完成。
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设计需求:
采样率为5M,由外部的ADC芯片完成AD转换,CLK由DSP产生,DSP采集完数据后需要存储在外部的SRAM中,即200ns内完成从ADC的取数及向SRAM中写数。
疑问:
1.PWM产生CLK,同时接在中断引脚,上升沿的时候进入中断取数存数,响应中断的时间大概多长时间?
2.响应中断的时间+取数+SRAM中写数据的时间是否在200ns内可以完成。
hua fan 说:1.UPP如何做到可以和ADC(同步并行)的CLK同步?
uPP也是同步并口,与ADC用同一个时钟即可。
hua fan 说:2.upp内的DMA可以直接将从ADC得到的数据直接通过EMIF写入外接的SRAM吗?时间是否可以在200ns完成(5M的采样率)?
可以。
hua fan 说:3.如果DMA是将ADC的数据放在内存中(采样时间是1S,数据量很大),那么这个内存的BUFFER是否有大小限制?
没有限制,单个DMA配置的大小为64K*64Kbyte, 更大的数据可以通过多个描述符实现。