PCIESSEN配置问题导致C6655 上电启动异常

user4379950

自己做的板子，C6655 上电后通过仿真器XDS100V2连接时报错：

此时PICESSEN的配置状态为：1.8V上电后就通过1k电阻上拉到1.8V使能PICE，没有采用其它处理器IO进行控制。若改为下拉则仿真器会正常连接，DSP正常启动。为什么会出现这种情况？PICESSEN的配置状态为什么会影响DSP正常启动？若要正常使用PCIE的话，PICESSEN应该如何配置，必须上电下拉，待启动后通过外部IO或开关控制？

7 年多前

0 user4379950 7 年多前

Intellectual 506 points

0 Shine 7 年多前回复 user4379950

TI__Guru**** 357097 points

图片显示不出来，不能直接复制，需要到“使用高级编辑器编辑文本”里插入图片。

0 user4379950 7 年多前回复 Shine

Intellectual 506 points

图片已插入，麻烦您给看下这是什么问题

0 Shine 7 年多前

TI__Guru**** 357097 points

如果板子上没有使用PCIE接口的话，PCIESSEN拉低。如果使用PCIE接口的话，拉高。板子上可以做个jumper来选择。

0 user4379950 7 年多前回复 Shine

Intellectual 506 points

如果没有用PCIE(无参考时钟输入)，拉高会影响DSP启动吗，我做了5块板子都是直接拉高了，其中3块正常启动仿真器连接没问题，另外两块就启动不了，仿真器无法连接，改成下拉后再加电就能正常启动。boot模式选择的SPI

0 si li 6 年多前

Prodigy 80 points

你好。我用的是6678，也是类似的问题，PCIESSEN拉高的话，core0加载.out文件就提示失败，把PCIESSEN上电时拉低就好了。你现在搞清除原因没？

0 si li 6 年多前

Prodigy 80 points

我用的加6678，最近找到这个问题的原因。当你PCIESSEN拉高使能了PCIE,而没有PCIE参考时钟输入，就会出现这种状况。core0工作不稳定。给参考时钟后就好了。你要是把PCIE禁止掉，也不会有将问题。

0 user4379950 6 年多前回复 si li

Intellectual 506 points

我始终没解决，因为PCIE也不是必要功能，就直接拉低PCIESSEN了，原来是这个原因，谢谢你的分享。
我的PCIE参考时钟是DSP通过配置一个时钟发生器产生的，那必然是先DSP启动后有参考时钟，想简单一点解决的话那就只能上电拉低PCIESSEN，待参考时钟稳定后，DSP再通过自己的GPIO把PCIESSEN拉高。
你现在是什么方案呢？

0 si li 6 年多前回复 user4379950

Prodigy 80 points

我的PCIE时钟是一个晶振接ICS8543后分出的，上电稳定后就会有时钟。ICS8543是LVDS时钟输出，我之前忘记接100欧的端接电阻了，LVDS无效，所以才会碰到这个问题。LVDS时钟正常输出就好了。

0 si li 6 年多前回复 user4379950

Prodigy 80 points

PCIESSEN的状态是在上电复位的时候通过reset_full采样的，复位完后你再拉高没有用的。

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