tms320 C6748 的DDR 读写速率 取决了 哪个时钟？

您好，阅读了tms320C6748 的 手册，发现 DDR2 memory controller 有两个时钟源。

其中vclk drives the interface to the peripheral bus.来源pLL0_sysclk2是主频（375MHz）的一半，The MCLK domain consists of the DDR2/mDDR memory controller state machine and memory-mapped registers. 它的来源是PLL1_sysclk1,二分频后最大为156MHz。
所以想请问 对 DDR的读写速率最终取决于哪个时钟？
谢谢。