在TMS320C66xDSP CPU and Instruction Set 上说LDB/H/W 指令需要延迟4个Cycles
而有的材料上说L1存取速度与CPU速度相同，在throughput performance Guide 第3章TABLE4中也说明在L1命中时延迟时间为0。
问题是：
LD在装入数据时不包括从L1D中装入数据吗？
用LD装入数据在L1D、L2、MCSM、DDR3中装入数据时延迟时间应该是不同的吧？并且应该与Cache是否命中有很大关系吧？
在TMS320C66xDSP CPU and Instruction Set 上说LDB/H/W 指令需要延迟4个Cycles
而有的材料上说L1存取速度与CPU速度相同，在throughput performance Guide 第3章TABLE4中也说明在L1命中时延迟时间为0。
问题是：
LD在装入数据时不包括从L1D中装入数据吗？
用LD装入数据在L1D、L2、MCSM、DDR3中装入数据时延迟时间应该是不同的吧？并且应该与Cache是否命中有很大关系吧？