各位专家：
最近我在调试FPGA与DSP的SRIO联调，遇到一些问题，请高手赐教！谢谢！
FPGA使用的是SPARTAN6系列芯片，DSP使用的是C6657，硬件环境为自己开发的板子，两片芯片在同一块电路板上，两者之间的TX与RX直接连线互接了。DSP使用的软件环境是CCS V5.1，现将我调试中疑惑及遇到的问题列下来，请FAE或是高手赐教，谢谢！
1。根据datasheet，C6657的SRIO参考输入时钟最小只能是156.25M，但我以前调试过C6455的SRIO，其参考输入时钟有很多种，而我需要的是125M，请问在C6657上，SRIO的参考输入时钟不能用125M吗？C6657的datasheet只是没有列出多种参考输入时钟吧？
2。FPGA作为主设备，其包信号中的DESTID应该要与DSP的DEVICEID一致的，在参考例程中DEVICEID是如何设置的？
3。FPGA向DSP发数据，在偏移地址C014、C018、C01C寄存器中可以看到，DSP解出的包的ADDR,ID和包类型，但查看地址空间未接收到数据啊？以前调试C6455与FPGA通信的时候，当FPGA发送包信号过来，DSP会将数据存储到相应的地址空间的。
4。查看SP_ERR_STAT寄存器，其PORT OK被置1了，是否是不正常的？
5。SP_ERR_STAT寄存器中，其input error-stopped位是0，是否表示DSP的SRIO的输入端口是描述的输入错误停止，故DSP只能接收一个包信号？我现在调试中发现，DSP只能接收到一次信号，当FPGA重新发送包信号（改变地址），从偏移地址C014、C018、C01C寄存器中无法看到解出正确的地址了。
感谢高手们的赐教！如果有资料可以提供就更好了，谢谢。在此留下我的邮箱apgyying@163.com