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C6678的cache一致性问题

user4683768
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亲爱的TI工程师您好，C6678，L1Dcache32K，L1Pcache32K，L2 cache32K ，FPGA使用SRIO将数据发送到DSP的DDR3中，随后DSP读取数据进行处理，但是发现读出的数据与写入的不一致，CCS中memory browser观察到对应区域的地址是L2cache，取消勾选L2cache L1Dcache可以看到数据正确发送到DDR，请问我应该怎么操作