我正在设计一款基于DM6467的视频应用，在看DDR2布局布线手册时遇到如下矛盾的说法，请您解答：
1，文档DM6467T将DDR2分为两个组，分别等长，但组间不等长
一、DDR CK&ADDR_CTRL：CK/ADDR_CTRL走线长度要求在CACLM+-50mil，其中CACLM解释为该组（CK和CTRL）最长的曼哈顿距离
二、DQS&DQ：DQ长度要求在DQLM+-50mil，其中DQLM为最长DQ最长的曼哈顿距离
2，通常DDR都与时钟线有等长关系，而且文档SPRAAVOA-July2008 一篇关于TI DDR PCB Routing的文章中说：The maximus trace delay is limited to the longest Manhattan distance of the signals in a clock domain.The rest of the signals in the domain have to be lengthened.即：同一时钟域中信号要与最长的manhadun作为等长target。
综上，DDR的时钟线、地址控制线和DQ、DQS是同一个时钟域，但是分别等长后DQLM和CACLM不等，这就违反了上述同一时钟域要等长的说法。
现在不知道该如何等长，是全部等长呢还是分开等长呢（DQLM比CACLM短500mil）
