C6638 x1 SRIO lan 4G 通信瓶颈问题

TI工程师你们好：

          我们在使用C6638和FPGA K7进行通信时，FPGA主读主写，使用SWRITE和NREAD，

           （1）当单独使用NREAD读C6638 DDR的数据时，相应大概在40000CLK，备注：CLK是FPGA抓的发送读命令请求到拿到读的数据包时间。

           （2）可是将写数据SWRITE加上，相应的CLK就到120000CLK，在写数据的同时加上发送读请求是存在回应读数据包的延时吗。