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C6678 ddr使用cache的问题

首先是自己的板子,板子做了ddr测试没有问题。

然后在项目中,给ddr开了l1d和l2的cache,核1-7在ddr做运算(每个核取ddr的数据地址是分开的),核0负责回收数据上报,

最后发现核1-核7有时计算出来的结果一样,像是核2取到核1的数据去做运算了一样。我对于cache也做了wb和inv操作。

经过测试发现给程序打上断点,或者单步跑都会输出正常的数据。

请问这种现象可能是哪里出的问题,谢谢!!!