之前camera口输入的是raw数据,已经出图;前端数据改成yuv422之后,数据流没到cameralink端。所以想问下,这个camera口支不支持yuv422(16bit)的
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之前camera口输入的是raw数据,已经出图;前端数据改成yuv422之后,数据流没到cameralink端。所以想问下,这个camera口支不支持yuv422(16bit)的
感谢回复,参考论坛回复,加打印之后,发现是前端每帧图像过来时,没有进入Issdrv_IspIsifVdInt中断函数;如果修改为raw,中断正常,不知道从raw改到yuv,软件哪些地方需要修改。我更改参数如下
//管脚复用
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0A6C) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0A70) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0A74) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0A78) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0A7C) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0A80) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0A84) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0A88) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0A8C) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0A90) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0A94) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0A98) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0A9C) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0AA0) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0AA4) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0AA8) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0AAC) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0AB0) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0AB4) = 0x50002;
REG32(CSL_TI814x_CTRL_MODULE_BASE + 0x0AB8) = 0x50002;
isif_reg->SYNCEN = 0x3;
ipipeif_reg->CFG2 = 0x0E;
ipipe_reg->SRC_FMT = 0x3;
感谢回复。
digital clamp关闭了。用从0-0xffff的递加测试数据测试,收到的数据都正常(收到数据见raw文件0488.asamplesensor_3264x2448_Date_18-01-2021_Time_17-45-10.zip),但是换成7色的彩条就不正常。
你好,
能否确认下面寄存器值为0?
Set the DC offset for black clamp: ISIF_CLDCOFST[12:0] CLDC
感谢回复,彩图的时候,YU YV分别为(0xff80ff80,0x69d469ea,0xb2aab200(变成0xb2aab280),0x1cff1c6b(变成0x1cff1ceb),0xe200e294(变成0xe280e294,0x4c554cff(变成4cd54cff),0x952b9515,0x00800080),发现其中uv数据有的加了0x80。另外一种图像是uv为0x80,y递增的时候,发现Y的低4位,碰到0和4,就变成6;碰到8和c,就变成e。4401.raw.zip
感谢回复,但是递加又正常,不像是数据线的问题。前端是fpga给过来的,那边用了ILA确认了数据
嗯。这个如果消隐区的数据如果有影响的话,会是哪个模块工作的
感谢回复,可能跟数据和时钟对齐上有点问题,fpga优化了下时序,测试数据正常了