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图片中第一排是FPGA收到的SPI使能信号
可以看到一组数据发送结束到下一组数据开始发送的这个时间间隔是不稳定的，请问有什么办法调整这个时间间隔吗？
你是说SPI_EN（CS）信号的高电平时间有长有短吗？为什么要关注这个呢？对你的应用造成什么样的影响？
