TI专家您好,设计时遇到以下两个问题,麻烦帮忙解答:
1. LPDDR4的阻抗, 16层板的demo指引中, 单端阻抗40Ω,差分80Ω, 因是32位的DDR,DDR_CH0_CLK, DDR_CH0_CA0 Y型走线,差分66Ω,单端33Ω这个也好理解。
但是,spracn9b.pdf(见附件)文件中,10层板仿真的结论与16层板设计的参数完全不同。
疑问: 每组信号阻抗是按照多少控制?


2、 LPDDR4、EMMC、FASLH(8bit)支持list有吗?请帮忙提供下。