HI 我看了spec，关于DDR走线部分，还是有些疑问：
1：我考虑将DQ0-15和DQS0-1以及DM0-1分为1组做等长，将地址线和控制线以及时钟分为1组做等长，2组组内都控制在误差25MIL内即+-12.5MIL相差；是否可行？
2：请问地址时钟和控制线这一组，与数据组相，这两组组间相互的等长要求是多少？即地址组长度比数据组长度是要长还是短？差值是多少？
3：信号DDR_GATE0和GATE1间串联了一个10R电阻相连，且此线也需要等长？其长度手册上说是时钟CLK长度和数据线平均长度的总和，对吗？
4：看了手册上面说DDR的数据时钟地址等可以不需要加任何串联等电阻，我没有加。但考虑CLK和DQS添加串联电阻，可否？