参考 SPRAC59A PCIe FAQ文档里第2章节：
也就是说，建议PCIe reset信号要连到DSP的reset管脚 RESETFULL。
这种连接相当于PC的主板在控制DSP的RESETFULL。
但是参考EVM设计，其他的上电时序相关信号又是由CPLD控制的。
这样会不会导致RESETFULL和其他的信号之间的时序满足不了DSP上电的要求？
总之：RESETFULL管脚到底应该由CPLD控制，还是由主板的PCIe Reset信号控制？
参考 SPRAC59A PCIe FAQ文档里第2章节：
也就是说，建议PCIe reset信号要连到DSP的reset管脚 RESETFULL。
这种连接相当于PC的主板在控制DSP的RESETFULL。
但是参考EVM设计，其他的上电时序相关信号又是由CPLD控制的。
这样会不会导致RESETFULL和其他的信号之间的时序满足不了DSP上电的要求？
总之：RESETFULL管脚到底应该由CPLD控制，还是由主板的PCIe Reset信号控制？
